timing-diagram

0зной

1ответ

Код VHDL работает, но временная диаграмма ничего не показывает

Я пытаюсь реализовать кэш-память 16 * 37 в VHDL в DesignWorks 5. Код приведен ниже. Код запускается, но когда я меняю значения с панели ввода-вывода или даже моделирую в любом случае, временная диагра

caching vhdl ram timing-diagram 2014-12-01

---

27зной

14ответ

Инструмент для рисования временных диаграмм

Недавно я работаю с группой разработчиков оборудования, разрабатывающей ASIC. И я рисую много временных диаграмм, для которых я использую Microsoft Excel, так как его легко импортировать в документ Wo

hardware verilog asic timing-diagram 2009-10-06

---