asic

0зной

1ответ

SVA недвижимости для простого сигнала

осциллограмм: - Я сделал собственность как: property p1; a |=> (b == 1)[=2] ##1 (c == 1)[=2] endproperty Но это свойство не работает хорошо для этой волны, это ISN «Работает на 3 или более« б

verilog system-verilog verification asic system-verilog-assertions 2016-06-26

---

1зной

2ответ

Переключение тактовых импульсов для импульсного и уровня сигнала

Для импульсов мы используем импульсный синхронизатор и для сигнала уровня, мы используем 2-флоп-синхронизатор, но что, если сигнал может быть импульсного или уровня. Есть ли способ синхронизировать эт

verilog cdc asic digital-design 2016-06-28

---

-1зной

2ответ

Конвертировать асинхронный активный низкий набор D триггер в асинхронный активный высокий сброс D триггер

У меня есть один триггер с асинхронным активным низким набором. Как я могу преобразовать это в d-триггер с асинхронным активным высоким сбросом? Я попытался добавить NOT и AND к d-входу, но это не сра

design verification digital asic chip 2016-08-31

---

1зной

2ответ

Как я могу использовать оператор $ display в блоке последовательности, чтобы отобразить некоторую информацию в System Verilog Assertions (SVA)?

Я хочу, чтобы последовательности блоков отображали некоторую информацию, пока они выполняются. .: например sequence A; a; $display ("Signal A asserted here"); endsequence Я попробовал этот код, н

system-verilog vlsi asic system-verilog-assertions 2017-02-02

---