vhdl

0зной

1ответ

значение (VHDL) std_logic_vector

У меня есть проект со следующими 3 файлов, и я получаю эту ошибку в файле CA: Line 65: Type error near state_int ; current type std_logic_vector; expected type std_logic ERROR:HDLCompiler:854 - ""

vhdl 2016-12-09

---

2зной

1ответ

Задержка сигнала в VHDL Testbench

Я хотел бы поместить задержку на сигнал в своем тестовом стенде. Проблема в том, что мне нужны сотни тактовых циклов, и поэтому я не хочу использовать сотни промежуточных сигналов. Поскольку это прост

vhdl test-bench 2016-12-12

---

-1зной

1ответ

Где я ошибаюсь в VHDL?

Итак, я опубликовал это уже, но у меня нет ответа, поэтому я решил попробовать его еще раз. Предприятие осуществляет следующие арифметические функции: • Вычитание I1 - I2 • Входной операнд 1 (I1): 12

vhdl 2016-12-13

---