vhdl

2зной

1ответ

Почему `to_unsigned (0, 4)> = -1` оценивает` FALSE` во время выполнения?

Используя тестовый код ниже: library ieee; use ieee.numeric_std.all; architecture sim of tb is begin process is begin for c in -1 to 1 loop assert to_unsigned(0, 4) >= c report

vhdl 2017-01-16

---

0зной

1ответ

Bitshifting and Rotating in vhdl

Для школы мы делаем код для ALU. Код должен выполнить расчет с 1, 2 или 3 входами и скопировать его на выход, расчет выполнен в зависимости от 4-битного номера. код у меня будет показано ниже, и пробл

vhdl 2017-01-16

---

0зной

1ответ

Сигнал не может инициализировать целочисленное значение в VHDL

В следующем коде я инициализировал cipher_temp2 целочисленному значению 1. Но когда я моделирую свой код, я вижу, что значение cipher_temp2 должно быть инициализировано равным 0 вместо. Я не могу поня

vhdl fpga 2017-01-16

---

-2зной

1ответ

Счетчик пульсаций VHDL (с использованием 3 D-типа FF)

Я не могу найти ни одного веб-сайта, показывающего код VHDL для базового счетчика пульсаций (из 3-х флип-флопов D-типа). Не могли бы вы отправить код ниже или указать ресурсы, чтобы найти ответ. Я пре

vhdl counter 2017-01-16

---

0зной

1ответ

Когда изменяется переменная в списке чувствительности, запускает процесс в vhdl?

Я трудно понять последствия этого кода: Мой компонент: library IEEE; use IEEE.std_logic_1164.all; entity problem is port( clk : in std_logic; a : in std_logic); end problem; archit

vhdl ghdl 2017-01-17

---

0зной

1ответ

Имитация кода vhdl в vivado - Неинициализированный вывод

Я пишу TDC на основе метода Vernier в Vivado. Моя плата VC707 с ядром virtex 7. После того, как я закончил писать свой код vhdl, я начал симуляцию. К сожалению, я все еще изучаю fpga и vhdl, поэтому я

vhdl simulation vivado 2017-01-17

---

0зной

2ответ

Ввод/вывод данных на USB-порт платы Basys3

Я пытаюсь настроить/написать код VHDL, который позволит мне выводить или вводить данные с USB-порта на плате FISGA Basys3. Проблема в том, что я еще не нашел ни одной темы или вопросов, которые говоря

usb vhdl fpga 2017-01-17

---

1зной

1ответ

VHDL: почему НЕ 'Z' = 'X'

В VHDL, почему: NOT 'Z' = 'X' , где Z представляет высокоимпедансное состояние, а Х неизвестна (см std_logic типы сигналов ниже). Контекст: Это применимо только к VHDL. Мне был задан вопрос об экзам

signals vhdl logical-operators 2017-01-17

---