yosys

    1зной

    1ответ

    Я хочу проанализировать следующий сетевой список последовательных ворот. И я ожидаю, что выход даст мне порядок ворот (порядок портов), чтобы я мог выполнять другие вычисления по коду. Я попытался сде

    3зной

    1ответ

    Я пытаюсь получить yosys, чтобы синтезировать мой проект в структурном verilog для инструмента, который не понимает синтаксис {A, B}, чтобы указать конкатенацию значений A и B. Так, например, когда yo

    1зной

    1ответ

    Я пытаюсь написать плагин, который требует оценки комбинаторных схем. Из того, что я могу собрать, ConstEval - это инструмент, который делает это. Однако API мне не очень понятен. Есть ли где-то кратк

    2зной

    1ответ

    Сохраняет ли yosys порядок ввода/вывода портов для модулей/ячеек? Является ли упорядочение в RTL гарантией соответствия порядку верилога при его чтении/записи? Будет ли заказ когда-либо изменен «неожи

    0зной

    1ответ

    По какой-то причине я хочу сопоставить некоторые порты ввода-вывода в моем дизайне для ячеек. iopadmap обеспечивает хороший способ сделать это. Я использовал iopadmap -inpad IBUF O -widthparam WIDTH -

    1зной

    1ответ

    Экземпляр SigMap гарантированно производит одинаковый выход для каждого подключенного провода в дизайне. Но верно ли это для разных экземпляров SigMap, работающих в разных версиях yosys на разных плат

    4зной

    1ответ

    Я использую Yosys синтезировать мой дизайн RTL, который включает в себя несколько буквенных констант, таких как связаны порты вывода, как показано в следующем коде: module my_module ( input a,

    2зной

    1ответ

    Я получаю ошибку Can't open include file с yosys. Есть ли аргумент командной строки для определения каталогов include и/или есть ли каталог по умолчанию, в который он ищет включенные файлы?