altera

1зной

1ответ

ModelSim не компилирует перегруженные функции и неопределенные тип диапазона

Я бег ModelSim 10.3d, и у меня есть этот код в пакете: package core_params_types is type array_1d_logic is array (natural range <>) of std_logic; type array_1d_logic_vector is array (natural ran

vhdl function-overloading modelsim altera quartus 2016-02-04

---

1зной

1ответ

VHDL - прямая конкретизация для PLL

Я пытаюсь сделать контроллер VGA на плате de0 и сделал следующий код: LIBRARY IEEE; USE IEEE.std_logic_1164.ALL; USE IEEE.numeric_std.ALL; ENTITY VGA is PORT (clk : IN std_logic; vga_h

vhdl altera quartus 2016-02-06

---

0зной

1ответ

Максимальная тактовая частота на DE1-SOC

Учитывая, что реализация полностью конвейерна, какова максимальная тактовая частота, которая может быть сгенерирована с помощью PLL Altera на плате DE1-SOC?

verilog fpga altera 2016-01-05

---

1зной

1ответ

Как создать простой замок (mutex) на nios II cpu

Я пытаюсь создать простую видеоигру для университетского курса, используя платы altera DE0 или DE2 или DE1-SoC, я посмотрел на isa для nios II cpu в ISA нет инструкции по тестированию и набору атомов.

c assembly altera nios 2015-11-24

---

0зной

1ответ

Verilog Линейный сдвиг обратной связи зарегистрировать случайное

module do2(rst,clk,cout); input rst,clk; output [7:0]cout; reg [2:0]D; reg [19:0]count; assign cout=out(D); [email protected](posedge clk) begin count = count+20'd1; if(rst) begin D<=3'b0;

random verilog fpga altera 2015-12-01

---

0зной

3ответ

Ошибка Verilog: объект с левой стороны присваивания должен иметь переменный тип данных

Я пытаюсь написать модуль верхнего уровня в Verilog, который откроет водяной клапан всякий раз, когда датчик считывает значения ниже определенного числа. Вот мой код: module ProjectDSD(alteraClock, se

verilog altera 2015-12-01

---