modelsim

3зной

2ответ

Почему этот параллельный оператор занимает менее 100% покрытия кода?

Почему в модели ModelSim/QuestaSim используется следующий оператор генерации часов, а не 100% -ный охват кода? clk <= not clk after 5 ns when not finished; Это полный пример: library ieee; use iee

vhdl code-coverage modelsim questasim 2017-02-06

---

1зной

2ответ

Почему этот FSM не достигает покрытия 100% кода?

У меня есть следующий простой FSM описание в VHDL: library ieee; use ieee.std_logic_1164.all; entity coverage1 is port ( clk : in std_logic; rst : in std_logic; req : in std_logi

vhdl code-coverage modelsim questasim 2017-02-06

---

-1зной

2ответ

VHDL: Назначение одного std_logic_vector «1», подставлять другую делает на «X»

У меня есть озадачивает проблема .. Как часть процесса буферизации я задаю один std_logic_vector к другому, просто делать: dataRegister <= dataRegisterBuf; Процесс синхронизируется с часами. Смотрит

vhdl modelsim 2017-02-08

---

-1зной

1ответ

Как отображать текст в формах осциллограмм в моделях

У меня есть реестр сигналов [1: 0] BRESP соответствует 4 строковым значениям: okay, exokay, slverr, decerr. Как отображать эти значения в форме сигнала в сигнале BRESP?

verilog modelsim waveform 2017-01-01

---

2зной

1ответ

Как передать тип массива как общий тип параметра в пакет VHDL?

Я работаю над общим пакетом (списком) в VHDL-2008. Этот пакет имеет тип, типичный для типа элемента. Если я объявляю тип массива этого типа элемента внутри пакета, это новый тип. Так, например, intege

generics package vhdl modelsim questasim 2016-11-14

---

0зной

1ответ

Modelsim wave color vsim

Я пишу modelsim .do файл для запуска моего моделирования. Для более быстрой отладки мне нужно использовать разные цвета для сигналов. Мне нужно знать, какую команду я должен использовать в своем файле

tcl verilog simulation modelsim 2016-11-15

---

0зной

1ответ

Как читать бит файла в VHDL?

Я новичок в VHDL. Я делаю MP3-декодер, используя VHDL, и я случайно сталкиваюсь с этим кодированием huffman с веб-сайта. Однако мне трудно понять, какие строки фактически указывают входной бит-файл. Н

vhdl huffman-code modelsim decoder 2016-11-15

---

-1зной

2ответ

Разбивка битов в verilog

Как написать wdata [((8 * j) +7): (8 * i)] = $ random; на языке программирования Verilog? , где i и j - переменная типа reg. Modelsim дает ошибку для переменной постоянного диапазона. Как я мог написа

programming-languages verilog modelsim 2017-01-05

---