digital-design

1зной

1ответ

Анализ NGSpice Monte Marlo, как передать параметры в подсхему?

Вопрос: Как передать измененные параметры модели устройства (например, W, L, Tox) к подсхеме во Монте-Карло итераций цикла? версия инструмента: [[email protected] inverter]$ ngspice -v ngspice compil

simulation montecarlo digital-design 2016-07-12

---

1зной

2ответ

Проблема с триггером и защелкой.

Может кто-нибудь объяснить мне, почему защелка будет выведена вместо триггера? always_ff @ (posedge clk, negedge rst) begin if (!rst) a <= '0; end Если не факт, что всегда блок чувствите

verilog hardware digital-logic flip-flop digital-design 2016-06-01

---

-2зной

1ответ

Проверка цепи на ошибки

Это может быть очень простой, но вопрос немного длиннее, и я был бы признателен за всю помощь! Вот что мы имеем: FPGA карту (Spartan-3E, чтобы быть точным) - 8 переключателей, 8 светодиодов, и очень п

verilog fpga circuit digital-design 2016-09-22

---

1зной

2ответ

Переключение тактовых импульсов для импульсного и уровня сигнала

Для импульсов мы используем импульсный синхронизатор и для сигнала уровня, мы используем 2-флоп-синхронизатор, но что, если сигнал может быть импульсного или уровня. Есть ли способ синхронизировать эт

verilog cdc asic digital-design 2016-06-28

---

3зной

1ответ

Статическая опасность 1 и одна проблема?

Я читал о Static Hazard. Мы знаем Статическая 1-опасности является: Ввод изменение вызывает выход для перехода от 1 до 0 до 1. Мое примечание охватывает Circuit следующим образом: Мои заметки говорит:

computer-architecture circuit digital-logic digital-design hazard 2016-02-11

---

0зной

1ответ

Калькулятор Verilog с 16-битными входами

Эй, ребята, я застрял в проекте и искал некоторую информацию. Проблема заключается в следующем: Создайте модуль Verilog под названием «калькулятор», который принимает два подписанных 16-битных номера

verilog digital-design 2016-02-22

---

-1зной

1ответ

Реализация Verilog Testbench

Я пытаюсь реализовать программу verilog, и большинство тестовых случаев проходят (1,188 из 1440). Однако мой вопрос заключается в том, что мой ожидаемый выход переполнения в настоящее время отображает

verilog digital-design 2016-02-22

---

-1зной

3ответ

Denormalization IEEE

Я работаю над проектом Digital Design (Verilog) с использованием стандарта двойной точности IEEE с плавающей запятой. У меня есть запрос относительно представления чисел с плавающей точкой IEEE. В пре

floating-point verilog ieee-754 digital-design 2016-04-13

---

2зной

1ответ

Код Verilog для вычисления cosx с использованием приближения серии Taylor

Я пытаюсь реализовать функцию COS X в Verilog с использованием серии Taylor. Представленное мне сообщение о проблемах выглядит следующим образом: «Напишите код Verilog для вычисления cosX с использова

verilog taylor-series digital-design 2016-04-18

---