мой код Verilog - сумматор, который просто использует assign sum = a+b. Проблема заключается в том, что при запуске с использованием cocotbsum остается неизвестным, хотя a и b имеют допустимые значени
Я хочу расширить пример Cocotb, так что он также проверяет содержимое пакетов, выводимых тестируемым устройством (DUT). В provided example code функция model, которая генерирует ожидаемый выход, присо
В настоящее время я настраиваю среду проверки на основе Cocotb. Я только что обнаружил, что пример, предоставленный Cocotb, не работает в моем случае, если используется VHDL, потому что у моего симуля
Я получаю другой период синхронизации, когда я имитирую пример Cocotb в режиме VHDL и Verilog, используя QuestaSim. Часов генерируется таким же образом, для обоих режимов в provided example code: @coc