Я работаю над созданием сервопривода FPGA для цифрового замка. My code is as follows:
`timescale 1ns/1ps
/*
1 pin for servo--ORANGE CABLE
red cable-- 5V, brown cable-- GND.
Position "0" (1.5 ms
Я пишу код в VHDL, чтобы быть синтезированным на FPGA XilinX. Обычно я использую GHDL для моделирования моих тестовых стендов. Мне нужно использовать ядро деления XilinX, чтобы разделить на переменн
Я изучаю FPGA недавно. Я пытался использовать sdram, кто-то рекомендует мне использовать его через nios ii. Но я вижу некоторые статьи, использующие ip core на nios ii (c/C++), он может замедляться, ч
У меня возникли проблемы с отображением физической памяти на Xilinx Zynq после попытки использовать UIO вместо прямого отображения /dev/mem. Хотя план заключается в том, чтобы запустить приложение как
Мне задали этот вопрос в интервью. Интервьюер задал вопрос: «Предположим, вы написали код для генерации часов в 250 МГц в Verilog и синтезировали его. Теперь как вы убедитесь, что сгенерированное обор