fpga

1зной

1ответ

Vivado 2016,3 непринужденный массив записей с неограниченной std_logic_vector

Я экспериментировал с синтезируют некоторые VHDL 2008 код Vivado 2016.3 (та же ситуация в 2016.4) Идея заключается в том, чтобы быть в состоянии иметь неограниченный массив в записи и в в то же время

vhdl fpga xilinx vivado 2017-01-23

---

1зной

1ответ

Verilog: 1-битный полный сумматор не будет работать на FPGA

Принимая детские шаги с Verilog и Xilinx ISE Webpack, мигающий это на Mimas V2 Spartan 6, не дает выхода при нажатии любых переключателей, может ли кто-нибудь увидеть, что мне не хватает ? module OneB

verilog fpga spartan 2017-01-26

---

0зной

1ответ

Реализация проверки переполнения в 4-битном Adder/Subtractor (VHDL)

Я довольно новый (3 недели) для VHDL, и у меня возникла проблема в моем последнем назначении, что связано с внедрением проверки переполнения в простом 4-битном сумматоре : library IEEE; use IEEE.STD_

vhdl fpga 2017-02-12

---

0зной

2ответ

реализация массива на FPGA с использованием VHDL

У меня есть следующая строка в моей VHDL код: prbs_reg_feed <= prbs_reg_ip(byte_indx); где type reg_type is array (0 to 63) of std_logic_vector(8 downto 0); signal prbs_reg_feed : std_logic_vect

vhdl fpga 2017-02-16

---

1зной

1ответ

NI Labview FPGA: ОШИБКА: Переносимость: 3 - Xilinx Application Закончились памяти

Я использую NI LabVIEW FPGA компилировать и обобщать дизайн на FPGA и возникла следующая ошибка: LabVIEW FPGA: The compilation failed due to a Xilinx error. Details: ERROR:Portability:3 - This Xili

fpga xilinx labview 2017-01-17

---

-1зной

1ответ

mem_test.bat файл не исполняется

Я нахожусь в середине проектирования схемы в Xilinx ISE 14.7 генератор ядра, и у меня возникла небольшая проблема, с которой мне нужна помощь. Мне нужно запустить файл mem_edit.bat для запуска редакто

hardware fpga xilinx 2017-01-26

---