fpga

0зной

1ответ

Quartus II застрял на 10% при выполнении анализа и синтеза (что-то не так с моим модулем памяти verilog)?

Я делаю систему, которая берет из txt-файла, данные, состоящие из 57 600 двоичных чисел, обрабатывает его в некотором арифметическом модуле сохраняются результирующие данные по 3 наборам выходных ячее

memory verilog fpga synthesis 2017-01-03

---

0зной

1ответ

64-разрядный множитель в Fpga

Я написал код для 64-битного множителя, используя технику разделения четырех частей. Используемое устройство - это вершина 6. Код содержит 4 16 * 16 множителей и 6 17 * 17 подписанных множителей. всег

verilog fpga 2017-01-03

---

0зной

1ответ

Можно ли установить часы в VHDL с помощью внутреннего генератора?

Я пытаюсь изучить VHDL, я пишу простой передатчик для последовательных данных. Тем не менее, я столкнулся с проблемой - мне нужно часы, чтобы запустить его, и техническое описание моего FPGA (MAX II)

vhdl fpga 2017-01-08

---

0зной

1ответ

VHDL: наличие нескольких тактовых импульсов в одном процессе

Привет, я новичок в VHDL, и я хочу спросить, нормально ли иметь такой процесс , где у меня есть несколько часов в одном процессе. C256Hz и C4Hz - это часы, которые управляются от тактовой частоты 50 М

vhdl fpga 2017-01-12

---

0зной

1ответ

Сигнал не может инициализировать целочисленное значение в VHDL

В следующем коде я инициализировал cipher_temp2 целочисленному значению 1. Но когда я моделирую свой код, я вижу, что значение cipher_temp2 должно быть инициализировано равным 0 вместо. Я не могу поня

vhdl fpga 2017-01-16

---

0зной

2ответ

Ввод/вывод данных на USB-порт платы Basys3

Я пытаюсь настроить/написать код VHDL, который позволит мне выводить или вводить данные с USB-порта на плате FISGA Basys3. Проблема в том, что я еще не нашел ни одной темы или вопросов, которые говоря

usb vhdl fpga 2017-01-17

---