quartus

1зной

1ответ

Два значения выходов в операции mod с использованием vhdl

Я пытаюсь сделать схему, которая получает MOD двух чисел, моя проблема заключается в выходе этой схемы, на выходе отображается 0, а затем правильное значение MOD, i должны интегрировать эту схему в др

vhdl quartus 2016-07-06

---

1зной

2ответ

Я хочу использовать баран в моей FPGA Altera DE1-SOC, я принимаю правильный путь?

Итак, я создал этот модуль, который предположительно представляет собой ОЗУ, на котором я сохраняю некоторые данные в соответствии с результатами моего верхнего модуля. module RAM_OUT (pix_val, w_mem_

verilog fpga ram synthesis quartus 2016-08-31

---

0зной

1ответ

Использование: set_global_assignment -name QIP_FILE в сценарии .tcl завершается с ошибкой - Quartus

В заголовке написано все. У меня есть настройка, которая требует использования переменных окружения при настройке этих назначений. Большинство из них, похоже, работают, но когда дело доходит до назнач

environment-variables tcl quartus 2016-07-13

---

0зной

1ответ

VHDL код IF оператор с помощью С XXX выберите также

HELP с моей VHDL код пытается выбрать, какой вход идти к выходу с IF заявления с помощью WITH XXX Выберите s является выбор d и е являются для 4 входных у есть выход Помощь Благодаря LIBRARY IEEE; US

vhdl quartus 2016-07-16

---

0зной

1ответ

Описание взаимосвязи между библиотеками ieee и floatfixlib vhdl в проекте Quartus

Я начинаю изучать программирование FPGA с использованием пакета Quartus Altera. У меня есть унаследованный код, который включает в себя следующее: library ieee; use ieee.std_logic_1164.all; use ieee

vhdl fpga quartus ieee 2016-07-21

---

0зной

1ответ

VHDL Altera Qartus случайные данные в неподписанном регистре после (другие => 0) + 1

У меня возникли проблемы с выяснением, почему у меня возникают проблемы с таймером включения часов в контроллере UART. Счетчиком является cntR. Он должен начать отсчет с нуля после того, как условие в

vhdl fpga altera quartus 2016-07-23

---

0зной

1ответ

Match Моделирование и пост-Синтез Поведение в VHDL

Этот вопрос является продолжением из другого здесь показано, VHDL Process Confusion with Sensitivity Lists Однако, имея менее 50 Rep точек, я не смог прокомментировать для дальнейшего объяснения. Итак

vhdl quartus 2016-08-04

---