quartus

0зной

2ответ

Altera Quartus II «Ошибка (12061): невозможно синтезировать текущий дизайн - верхний раздел не содержит никакой логики»

Недавно я начал работать с FPGA и пытался запустить базовую программу VHDL. Мой код предназначен для ввода входов от 10 коммутаторов и отображения их на 10 светодиодных выходов на моей плате dev, но к

vhdl altera quartus 2016-09-20

---

0зной

1ответ

Невозможно сгенерировать .svf в Quartus Prime lite

У меня очень простой проект, который содержит только один файл. Он полностью выполнил все. Для программирования устройства мне нужен файл, но у программиста опция «Создать JAM, JBC, SVF или ISC File .

fpga altera quartus 2016-10-03

---

1зной

1ответ

Не удается найти имя архитектуры в вложенной конфигурации

Я создаю выходной блок VGA, который использует вложенные элементы, которые предоставляют аналогичные интерфейсы для создания изображения. Затем configuration определяет фактическую компоновку экрана.

vhdl quartus 2016-10-25

---

0зной

1ответ

Я сделал дизайн в Quartus-II (modelsim), теперь я хочу передать его на доску (я прошу ORIENTATION)?

еще раз прошу указать. Я успешно разработал схему в Verilog корыта Quartus-II и Modelsim, Детали: В основном это (своего рода комплекс) арифметическая схема на основе двоичной фиксированной точки ариф

verilog fpga synthesis quartus 2016-10-27

---

1зной

1ответ

Как записать синхронизацию SDC зашифровать зашифрованный код Verilog?

Я получил проект verilog с ключевым компонентом, в котором он зашифрован. Производительность на FPGA варьируется в зависимости от среды сборки и конфигурации [Примечание 1], и я подозреваю, что это вы

verilog fpga quartus 2016-09-27

---

1зной

1ответ

Как написать в файл с помощью FPGA

Я чувствую, что приложил немало усилий для поиска решения моей проблемы в Интернете, но не могу найти то, что мне нужно для достижения моей цели. По существу, мне нужно проанализировать данные из файл

vhdl fpga quartus 2016-10-14

---