system-verilog-assertions

2зной

1ответ

повторение последовательности в утверждении системы verilog

Мне нужно проверить последовательность до конца симуляции после начального совпадения. property check_at_fall; @(posedge clk) $rose(enable) ##[1:$] $fell(enable) |-> ##[0:2] ch_sel_seq [*1000] ;

system-verilog assertion system-verilog-assertions 2015-09-22

---

3зной

1ответ

система Verilog утверждения: Использование значения рег в оператор repition

Я пытаюсь сделать что-то вроде этого: assert property (@(posedge clk) disable iff (!rst) a[*c] -> $rose(b)) Здесь c не является «константой», но значение исходя из некоторых битов регистра. например

system-verilog system-verilog-assertions 2016-01-18

---

0зной

2ответ

SVA Повторение непоследовательных Операция Отборочные события

я следующее свойство: property p; @(posedge clk) a |=> b[=2] ##1 c; endproperty Это говорит нам, что если a утверждается, начните со следующего clk, b следует утверждать, не последовательно дв

system-verilog system-verilog-assertions 2015-12-02

---

1зной

1ответ

Concurrent Assertion - зависимость от UVM-теста

Я хочу написать параллельное утверждение, которое начинается после того, как запись регистра выполняется на тестируемом устройстве из UVM testbench. class test extends uvm_test; bit flag; task run_p

system-verilog assertions uvm system-verilog-assertions 2015-10-17

---