system-verilog-assertions

-3зной

1ответ

Ошибка проверки системы: Неверное использование непостоянного выражения

SLV_DCR_TIMEOUT_WAIT - это значение, запрограммированное в регистре, поэтому оно не является постоянным значением. Как я могу использовать то же самое в утверждении. assign DCR_CLK = testbench.sw_top_

system-verilog assertions system-verilog-assertions 2015-01-07

---

2зной

1ответ

Могу ли я использовать привязки внутри генерировать блок

Я просто утверждение: Допустим, assert @(posedge clk) (a |=> b); Я обычно связывают его с проектирования сигналов с использованием отдельного модуля module bind_module; bind dut assertion a1 (.

system-verilog assertions system-verilog-assertions 2013-12-18

---

2зной

1ответ

как написать утверждение для поведения асинхронного сброса

Давайте рассмотрим простой пример d-flip-flop с асинхронным сбросом. q должно быть обновлено с помощью d на следующем фронте часов, это можно записать с помощью простого утверждения оператора implicat

system-verilog assertions system-verilog-assertions 2014-02-12

---

1зной

1ответ

Реализует ли $ stable в SystemVerilog на автобусах?

Я хотел бы проверить, что шина стабильна в утверждении. Например, я ожидал бы, что следующее утверждение должно указывать на ошибку, если data изменится в часах после падения re. wire clk, rst_n, re;

system-verilog assertions system-verilog-assertions 2015-02-02

---

1зной

2ответ

Утверждение, чтобы проверить сбой в сигнале

Допустим, что есть сигнал a. Когда сигнал идет высоко, он должен оставаться высоким, по крайней мере, для трех положительных краев тактовых импульсов. Мы можем написать свойство, как property p; @(po

system-verilog assertions system-verilog-assertions 2015-02-08

---

1зной

1ответ

Как преобразовать утверждения/свойства PSL или SVA в Verilog?

Как я могу перевести утверждения о силе PSL или SVA в verilog вручную или автоматически с помощью инструмента с открытым исходным кодом? я могу сделать простые свойства безопасности, но я не имею поня

verilog system-verilog formal-verification model-checking system-verilog-assertions 2015-02-17

---

2зной

1ответ

Как писать импульса ширина SystemVerilog утверждение, когда ширина настраивается

Сценарий: Сигнал active может быть либо 1 цикл, 2 цикла, 3 цикла или 4 цикла в ширину в зависимости от config[1:0] входа в модуль Самый простой способ напишите, что это: property p_PropA; @(posed

system-verilog assertions system-verilog-assertions 2015-06-03

---