system-verilog

0зной

3ответ

Как проверить частоту с помощью UVM/Systemverilog

Это более объективный вопрос. Что лучше всего проверить тактовую частоту? (В основном при работе с моделированием RTL, Gate моделирование уровня следует отключить эти проверки) Раньше я делал это с ут

system-verilog uvm 2014-10-20

---

-2зной

1ответ

Как работают переменные rand?

Я запускаю образец теста для Systemverilog по переменным rand. Почему в этом модуле не ранжируется a1? class Simple; rand bit [1:0] a1; randc bit [1:0] b1; endclass Simple p = new; init

system-verilog 2014-10-22

---

0зной

2ответ

Есть ли системная задача или предпроцессорная директива в SystemVerilog для извлечения стандартной версии?

Я реализовал модуль SV, который содержит мягкие ограничения. Однако, насколько я знаю, мягкие ограничения поддерживаются только с 1800-х годов. Поэтому я хотел бы добавить альтернативную реализацию в

version system-verilog preprocessor-directive 2014-10-23

---

1зной

2ответ

Предотвращение аргумент замена в SystemVerilog текста замены макроса

`define CONNECT(i) \ some_mod inst1 (.i(i)); module test(); logic a; `CONNECT(a) endmodule В макросе CONNECT, как предотвратить «а» быть обменены в течение «я» в «.i» часть «some_mod inst1

system-verilog 2014-10-27

---

1зной

1ответ

Глобальная рандомизация в systemverilog через тесты

У меня есть следующий класс. Class A; randc int B; endclass В моем тестовом случае я вызываю рандомизацию этого класса только один раз. Будет ли он уверен, что ценность, которую я получаю через те

system-verilog 2014-11-04

---

1зной

2ответ

Сгенерировать условные инструкции присваивания в Verilog

Я пытаюсь создать простой межстрочный межсоединение между N мастерами и ведомыми M. Скажет, если у меня есть 2 Мастеров и 2 Рабов, перекладина соединяет их следующим образом: // Master - to - Slave a

verilog system-verilog 2014-11-07

---

-1зной

1ответ

Я хотел бы создать экземпляры модулей на основе выбора, как?

Я хотел бы создать несколько модулей на основе входных данных, причина в том, что они должны быть гибкими в разных тестах, но с одинаковой настройкой. Например, у меня есть модуль с именем checker.sv

verilog system-verilog 2014-11-08

---