0зной
2ответ
System Verilog модель внутри VHDL TestBench, выпуск Real порта
0зной
3ответ
Как избавиться от tr_db.log в uvm-1.2?
0зной
2ответ
UVM: Разделительные последовательности на различные подсеквенсоры
-1зной
2ответ
0зной
2ответ
Как и ни один вектор в потоке данных verilog?
0зной
1ответ
uvm set_inst_override для последовательности
0зной
2ответ
Как проверить имя текущего экземпляра?