system-verilog

3зной

2ответ

Пожалуйста, объясните этот SystemVerilog синтаксис {>> байт {...}}

Ответ на следующей программе является {6,7,8}, но я не понимаю, почему, пожалуйста, объясните немного: module q(); typedef byte byteq[$]; initial begin byte ans[$]; ans = byteq'({

verilog system-verilog bit-shift 2014-04-12

---

1зной

1ответ

Как исправить ошибку «[IBLHS-NT] Нелегальная поведенческая левая сторона»?

Я пытаюсь отладить этот код, показанный ниже. Я не могу заставить его работать вообще. Приложенный файл Verilog имеет два режима: 1) «равенство», которое определяет тестирование устройства (DUT) и 2)

verilog system-verilog 2014-09-08

---

1зной

1ответ

Основной запрос моделирования последовательности UVM

У меня есть пара проблем с базовым TB на основе UVM. Я пытаюсь понять последовательности и их работу. bvalid в настоящее время всегда выбран в качестве 0 в драйвере при обновляется в элементе ответа П

system-verilog uvm 2014-04-14

---

0зной

1ответ

Неопределенное глобальная переменная при использовании QuestaSim

У меня есть переменная, определенная в foo_const.v, которая определяется как это в foo_const.v: localparam NUM_BITS = 32; Тогда у меня есть еще один файл foo_const_slice.v, который делает это: local

embedded verilog fpga system-verilog 2014-07-22

---

1зной

2ответ

Как правильно использовать массивы в SystemVerilog?

Битовая обработка потока в SystemVerilog для массивов и структур не кажется очень безопасной. Например, следующий вопрос отливки будет пойман только во время выполнения (который может быть часы в моде

arrays casting system-verilog bitstream 2014-04-24

---

0зной

2ответ

Установка нескольких значений в векторе на одно значение

В основном, что является лучшей практикой для программного задания разветвления в System Verilog? module fanout #( parameter N = 4 ) ( input i, output j [N-1:0] ); always @ (*) b

verilog system-verilog 2014-08-12

---