uvm

0зной

1ответ

Поддерживает ли SystemVerilog вложенные пакеты?

У меня есть инструмент, который создает файлы .sv RAL для использования в тестовом стенде UVM. Проблема в том, что этот файл создает блок регистров в виде пакета. Моя проблема в том, что для моего tes

system-verilog uvm 2016-10-12

---

0зной

2ответ

Отливка с фиксированной шириной номер подписки

Я читаю регистрационное поле из модели UVM RAL. Само поле представляет собой 14-битное число, но RAL не имеет никакого смысла знака, поэтому мне нужно, чтобы захватить только соответствующие биты, а з

system-verilog uvm 2016-09-07

---

0зной

2ответ

SystemVerilog- Как написать конструктор с инициализацией?

У меня есть следующие сделки: typedef enum {READ = 0, WRITE = 1} direction_enum; //Transaction class axi_transaction extends uvm_sequence_item(); bit id = 0; //const bit [31:0] addr;

system-verilog uvm 2016-09-18

---

1зной

1ответ

Ссылка на последовательность UVM

Мне нужно следить за состоянием регистра. Я создал последовательность UVM, чтобы прочитать регистр и хранить их локально. Теперь в моем тестовом коде мне нужно получить доступ к этим регистрам. Вот ко

system-verilog uvm 2016-09-21

---

1зной

1ответ

Сборка и связывание UVM-SystemC с использованием Eclipse и Cygwin

Я пытаюсь использовать библиотеку UVM-SystemC в Eclipse, и мне удалось установить ее, но у меня возникают проблемы с ее подключением. Я стараюсь, например, чтобы написать этот кусок кода: template <ty

eclipse cygwin uvm systemc 2016-09-26

---

-1зной

2ответ

можно ли выполнять функциональную проверку с использованием JasperGold?

может кто-нибудь сказать мне, как выполнять функциональную проверку с помощью JasperGold ?. Я новичок в этом инструменте.

system-verilog uvm 2016-09-27

---

3зной

2ответ

с помощью regex в поисках поля с использованием get_field_by_name

Я пытаюсь получить поле регистра uvm по имени в systemverilog. Я хочу использовать регулярное выражение, чтобы я мог использовать шаблон для имени поля. Вот мои регистровых поля: YY_XXX_2_N ZZ_BBB_3_

regex system-verilog uvm 2016-10-03

---

-1зной

1ответ

Разница между фабрикой, config_dg и resources_db

Я нашел это иногда путать. Я буду признателен, если кто-то может прояснить различное между заводом, config_dg и resources_db

uvm 2016-10-09

---