uvm

1зной

3ответ

Как генерировать восходящие значения во время рандомизации

Помогите решить проблему, связанную с рандомизацией, с которой я столкнулся. Так что в моем seqItem у меня есть write_addr случайная величина. Эта переменная управляет местоположением в памяти, где до

system-verilog uvm 2016-06-15

---

0зной

1ответ

Можете ли вы установить доступ к uvm_backdoor для одного регистра в UVM?

Я пытаюсь использовать методы add_hdl_path и add_hdl_path_slice для настройки бэкдор-доступа для определенного регистра в нашем регистровом пакете. Можете ли вы установить uvm_backdoor для одного реги

uvm 2016-06-16

---

0зной

1ответ

Зачем нам нужен analysis_export, когда у нас есть analysis_port

Для осуществления пересылки данных с analysis_port обычно требуется analysis_export. analysis_imp. Они служат объектами передачи данных от портов к реализациям, поскольку мы не можем подключить analys

uvm 2016-06-20

---

0зной

1ответ

Динамическое литье в иерархии

Цитирование SV LRM. Это всегда законно присвоить выражение типа подкласса к переменной типа класса выше в дереве наследования (суперкласс или предка типа выражения). Неправильно напрямую присваивать п

oop inheritance casting system-verilog uvm 2016-06-20

---

0зной

2ответ

Что вызовет задачу пользователя uvm «put» перед тем, как продюсер выполнит myport.put

Мой uvm_driver (производитель) передает данные через uvm_component (потребитель) через порт put. Общим элементом является класс uvm_transaction xfer_data с двумя членами данных и методом getdata. Драй

consumer uvm producer 2016-06-23

---

1зной

1ответ

Где использовать uvm_blocking_put_port и uvm_analysis_port?

В чем разница между портом и портом анализа? Где использовать uvm_blocking_put_port и где использовать uvm_analysis_port? Что является преимуществом uvm_analysis_port над uvm_blocking_put_port?

uvm 2016-06-28

---