uvm

5зной

2ответ

uvm_event и разница в верификации системы

В чем преимущество uvm_event над SystemVerilog event? Может кто-нибудь объяснить небольшим псевдокодом?

system-verilog uvm 2016-09-07

---

-1зной

1ответ

Явный предиктор UVM RAL

Кто-нибудь знает, где я могу найти пример Explicit Predictor for UVM RAL? Я искал все вокруг, но ничего не мог найти. Или, если кто-то может скопировать/написать один простой пример? большое спасибо

system-verilog verification uvm 2016-08-09

---

0зной

1ответ

Где я должен писать входную транзакцию на табло

У меня есть простой dut для тестирования. Ввод представляет собой пакет, а выход - точно такой же пакет. Поэтому мне не нужно прогнозировать вывод, и я могу сравнить транзакцию вывода (от монитора) со

system-verilog uvm 2016-08-11

---

1зной

1ответ

создание тестового стенда для шины AXI

У меня есть тестовый стенд для моего проекта, который содержит шину AXI. Я начинаю писать интерфейс и транзакцию для записи и чтения. Я прочитал следующий блог: http://blog.verificationgentleman.com/2

system-verilog verification uvm 2016-08-23

---