uvm

0зной

1ответ

Использование uvm_reg_hw_reset_seq

Я новичок в UVM. Теперь я создаю модель регистра для своего проекта. Я вижу поддержку UVM uvm_reg_hw_reset_seq для поддержки тестирования рег-модели reset-process. Как его использовать?

uvm 2016-11-25

---

0зной

1ответ

Функция uvm_reg peek занимает много времени, чтобы вернуть

Я думал, что функция peekuvm_reg вернула значение в 0 времени моделирования. Поскольку мне нужна эта функциональность, я реализовал все пути доступа к HDL-бэкдору. Это код, я использую в моем табло wh

system-verilog uvm questasim 2016-11-28

---

0зной

1ответ

Контроль параметров UVM TB и DUT

Пожалуйста, помогите решить одну проблему, с которой я столкнулся, с планированием моего туберкулеза. Давайте предположим, что мой DUT имеет некоторый входной порт, который является параметром, что-то

uvm 2016-11-29

---

0зной

2ответ

получить виртуальный интерфейс один раз в пакете

Я пытаюсь написать пакет, который включает некоторые общие задачи и функции для использования тестовой среды. Например, package test_misc_pkg; `include "uvm_macros.svh" import uvm_pkg::*; task wai

system-verilog uvm 2016-11-30

---

0зной

2ответ

Виртуальный класс последовательности плана

Я пишу код для виртуальной последовательности следующим образом: class base_v_seq extends uvm_sequence #(uvm_sequence_item); seqr1 seqr1h; seqr2 seqr2h; //function new...... endclass class v_seq

uvm 2016-12-02

---

0зной

1ответ

SystemVerilog - идти по всему члену ребенка от родительского класса

У меня есть следующий базовый класс: class base_transaction extends uvm_sequence_item(); bit [] rand_bit_list; function int my_randomize(int seed); .... endfunction: my_randomiz

system-verilog uvm 2016-12-08

---

1зной

1ответ

Как проверить свойство класса SV

Я хочу проверить, обладает ли класс родительского класса таким свойством. И если да, то доступ к нему. if ($cast(this.get_parent(), agent_inst) && agent_inst != "NULL") if (agent_inst.vitf != "N

system-verilog uvm 2016-12-08

---

0зной

4ответ

UVM: создайте задачу, которая вызывается каждые 100 циклов для всего компонента.

Для всех моих компонентов (монитор, драйвер, секвенсор и т. Д.) Мне нужно создать задачу, которая вызывается каждые 100 циклов. Я думаю, что есть способ сделать это с пользовательскими фазами, но не у

system-verilog verification uvm 2016-12-09

---