vhdl

-1зной

1ответ

ISim не работает полное время моделирования [VHDL - Xilinx ISE]

Я пытаюсь реализовать FIFO (в VHDL), но в тот момент, когда я запускаю testbench, симуляция показывает только 165 нс, когда я устанавливаю время на 800ns. Я получаю его, чтобы запустить 800ns, когда я

0зной

1ответ

Реализация проверки переполнения в 4-битном Adder/Subtractor (VHDL)

Я довольно новый (3 недели) для VHDL, и у меня возникла проблема в моем последнем назначении, что связано с внедрением проверки переполнения в простом 4-битном сумматоре : library IEEE; use IEEE.STD_

0зной

1ответ

Создание двух тактовых импульсов в VHDL

Хотя я закончил университетский курс по цифровой логике, я новичок в дизайне VHDL, и я надеюсь, что кто-то может помочь мне создать 2 тактовых сигнала, которые зависят от состояния друг друга. Я испол

1зной

1ответ

Процедурный вызов через различные пакеты в VHDL

Предположим, у меня есть две упаковки: package_1 и package_2 и юридическое лицо: my_entity. Предприятие использует первый пакет -- This is my_entity USE WORK.package_1.ALL; package_1 использует вто

1зной

2ответ

Преобразование типа перечисления в std_logic_vector VHDL

Я хочу знать, можно ли преобразовать тип перечисления, например, FSM-состояния в std_logic_vector или integer. Я делаю testbench с OSVVM для FSM, и я хочу использовать пакет табло для автоматического

0зной

1ответ

Производительность контроллера кэша в VHDL

Я разрабатываю контроллер кэша в VHDL как проект. Есть ли способ проверить его производительность, то есть количество считываний памяти, коэффициент ударов и т. Д.?

0зной

2ответ

реализация массива на FPGA с использованием VHDL

У меня есть следующая строка в моей VHDL код: prbs_reg_feed <= prbs_reg_ip(byte_indx); где type reg_type is array (0 to 63) of std_logic_vector(8 downto 0); signal prbs_reg_feed : std_logic_vect