vivado

0зной

1ответ

Имитация кода vhdl в vivado - Неинициализированный вывод

Я пишу TDC на основе метода Vernier в Vivado. Моя плата VC707 с ядром virtex 7. После того, как я закончил писать свой код vhdl, я начал симуляцию. К сожалению, я все еще изучаю fpga и vhdl, поэтому я

vhdl simulation vivado 2017-01-17

---

1зной

2ответ

голый металл программа сборки на Zynq без Vivado/SDK

У меня есть вопрос для тех, кто знаком с Xilinx Zynq и связанные с ними инструменты проектирования .... Можно скомпилировать и запустить код C для Zynq 7010 (Zybo dev board), БЕЗ использования инструм

assembly arm xilinx vivado zynq 2017-01-19

---

1зной

1ответ

Vivado 2016,3 непринужденный массив записей с неограниченной std_logic_vector

Я экспериментировал с синтезируют некоторые VHDL 2008 код Vivado 2016.3 (та же ситуация в 2016.4) Идея заключается в том, чтобы быть в состоянии иметь неограниченный массив в записи и в в то же время

vhdl fpga xilinx vivado 2017-01-23

---

0зной

2ответ

Синтез Vivado: сложное назначение не поддерживается

Я внедрил модифицированный множитель Booth в vhdl. Мне нужно сделать синтез с Vivado, но это невозможно из-за этой ошибки: «сложное назначение не поддерживается». Это код сдвига, который вызывает ошиб

vhdl variable-assignment synthesis vivado 2017-02-01

---

0зной

1ответ

одна горячая кодировка в Verilog

Я только начинаю изучать код в Verilog. Может кто-нибудь помочь мне понять, как реализовать следующий код в Verilog, используя один-горячее кодирование module Controller(b, x, clk, rst); input b, clk

verilog xilinx circuit vivado 2017-02-07

---

0зной

1ответ

Интерфейс Ethernet SGMII Design KC705 или KCU105

Я собираюсь использовать Ethernet на KCU105, PHY настроен как режим SGMII только на плате eval. Я знаю, как использовать Ethernet RGMII в режиме Ethernet с помощью MAC-адреса Tri Mode Ethernet MAC на

verilog ethernet vivado 2017-01-05

---

1зной

1ответ

Отправка массива в ядро ​​IP через SDK

Я хочу отправить массив в IP-дизайн через SDK, а не только номер, как показано в следующем фрагменте кода. Может ли кто-нибудь помочь мне в этом? code in SDK

sdk ip vivado 2017-01-06

---

0зной

1ответ

Задание времени нарастания и падения для часов

Я пытаюсь имитировать D-Flip Flop для метастабильности. Благодаря идеальной генерации часов в Xilinx ISE и Vivado я не вижу явления метастабильности. Мне нужно указать часы с временем нарастания и пад

verilog xilinx-ise vivado 2017-01-15

---