vlsi

6зной

3ответ

Как подписать расширение в Verilog

Я работаю над простым расширителем знака в Verilog для процессора, который я создаю для компьютерной архитектуры. Вот что у меня до сих пор: [EDIT: Изменены оператор выбора немного] `timescale 1ns/1ps

verilog vlsi 2010-11-14

---

1зной

1ответ

e Подтверждение языка Компилятор

Есть ли бесплатный комплимент для Verisity's e Verification Language?

compiler-construction programming-languages vlsi 2009-07-10

---

4зной

2ответ

Регистры сдвига Verilog

Я очень новичок в языке HDL. У меня вопрос о том, как программировать сдвиговый регистр. (я знаю, что я перехожу в другое направление). Почему книга использует wire[N-1:0] r_next? что является недоста

verilog vlsi 2010-08-19

---