vlsi

0зной

1ответ

k-ближайший соседний алгоритм в verilog

Im планирует выполнить реализацию Verilog KNN. Но проблема заключается в евклидовом измерении расстояния, связанного с KNN, так как для этого требуется вычитание, возведение в квадрат, добавление. Я д

verilog fpga knn euclidean-distance vlsi 2014-01-30

---

1зной

1ответ

Подключение 4-разрядного регистра сдвига к входу 4 бит в другом модуле в Verilog

Для нашего школьного проекта я пытаюсь использовать линейный сдвиговый регистр обратной связи для генерации псевдослучайных чисел на оборудовании (семь сегментов). Я написал LFSR и семисегментный моду

verilog vlsi 2014-05-10

---

0зной

1ответ

Переупорядочиваемый экземпляр памяти в Verilog с DATA-IN и DATA-OUT передается как параметр

Как я могу создать модуль памяти, в котором в качестве параметра для каждой копии передаются значения ширины шины DATA, и мой проект повторно настраивается в соответствии с параметр? Например, если пр

memory verilog fifo hdl vlsi 2014-10-13

---

-2зной

1ответ

множественное назначение параллельного оператора

Следующий код дает мне ошибку, которую я не могу понять сам. ошибка, потому что есть несколько заданий выходного d0 do: for i in 0 to 9 generate d0<=di0(129-i downto 120-i) when f(i)='1';

vhdl digital rtl vlsi 2014-07-14

---

1зной

2ответ

Существуют ли директивы компилятора для указания типа синтезируемого сумматора?

Мне не повезло найти это в Google, так вот: Кто-нибудь слышал о директиве компилятора, чтобы указать, какой тип сумматора синтезируется? Я искал что-то, что будет работать примерно так: logic [7:0] a,

verilog fpga system-verilog vlsi 2013-03-12

---