vlsi

0зной

1ответ

Следует ли игнорировать Xst 646 предупреждение в Xilinx?

В моем коде я должен использовать некоторые регистры, которые используются для хранения некоторых значений для принятия решения в коде. Они не принимают непосредственно значения из входного провода. Т

verilog fpga xilinx synthesize vlsi 2015-04-17

---

0зной

1ответ

Опция & type_option в System Verilog

Coveegroup x; C: Coverpoint a {type_option.weight=0;} Endgroup Я хочу установить значение крышки C весом 0, для всех экземпляров covergroup x. Таким образом, я использовал type_option, так как

verilog system-verilog vlsi 2015-03-10

---

0зной

1ответ

vhdl пакет сигналов modelsim wlf

Я использую моделирование командной строки Modelsim &, производя WLF всех сигналов. Язык - VHDL. Проблема в том, что у меня много сигналов, определенных в пакете VHDL, но эти сигналы недоступны в WLF

vhdl modelsim vlsi 2015-06-18

---

4зной

2ответ

дисплей против строба против монитора в verilog?

В чем разница между дисплеемпротивстробоскопапротивмонитора в Verilog?

verilog vlsi rtl 2015-09-28

---

-1зной

1ответ

Есть ли какая-либо конкретная программа в коде сборки оружия, которая приближается к генерации 32-битных двоичных случайных чисел?

Есть ли какая-либо конкретная программа в коде сборки оружия, которая приближается к генерации 32-битных двоичных случайных чисел? Мне нужно 1000 тестовых случаев для программы.

assembly random arm vlsi 2016-03-03

---

0зной

2ответ

Система Verilog always_latch vs. always_ff

Только что начал изучать систему Verilog. Я смущен об использовании заявлений always_ff и always_latch. Первые будет использоваться в качестве: always_ff @ (posedge clk) begin a <= b; end а в

system-verilog vlsi rtl 2015-07-01

---

0зной

1ответ

Нежелательная одна часовая задержка vhdl

может кто-нибудь объяснить мне, почему у меня есть одна задержка синхронизации на моем симуляции следующего и как я могу ее исправить, он не должен быть там, потому что я немного теряю на выходе ....

vhdl fpga fifo vlsi 2015-11-30

---