У меня есть защелка с участием моего сигнала d_reg в этом коде. Я новичок в VHDL, и я не могу найти причину этой защелки. Я уже назначил значение d_reg для каждого случая in_data. Может ли кто-нибудь
Я пишу код в VHDL для арифметических операций с сигналами. Я объявил сигналы следующим образом: signal x : std_logic_vector (7 downto 0);
signal y: std_logic_vector (7 downto 0);
signal z: s
Я просмотрел информацию о BSCANE2 в http://www.xilinx.com/support/documentation/user_guides/ug470_7Series_Config.pdf (pg 169 7 Series FPGA Configuration Guide), и я не могу понять, как использовать ег
Я думаю о написании функции C, которая в основном передает массив/вектор действительных чисел в реализацию VHDL в качестве аргумента, а код VHDL выполняет некоторые вычисления с использованием массива