xilinx-ise

2зной

1ответ

Запуск Xilinx Командная строка Инструменты - XST не работает

В настоящее время я работаю над проектом, который студенты могут передать в свои проекты xilinx по электронной почте, и я буду использовать Synthesis, Place and Route и сгенерировать бит-поток, которы

bash xilinx xilinx-ise xilinx-edk 2015-01-05

---

0зной

2ответ

AXI bus to Wishbone Wrapper

Не могли бы рассказать мне о шине AXI и ее сигналах. Я также хотел бы узнать о шине AXI для шины busbest для ее реализации в VHDL. Я рассматриваю реализацию регистра в FPGA, а затем предоставляю соотв

vhdl xilinx-ise amba 2014-11-20

---

1зной

1ответ

Распространяемый дизайн fpga

Я новичок в программировании fpga, и мне интересно, как сделать мой проект fpga доступным. Вот сценарий, который я имею в виду. У меня есть сеть компьютеров, каждая из которых развернута с периферийны

fpga software-distribution hdl xilinx-ise 2014-11-27

---

1зной

1ответ

ОШИБКА: Симулятор: 702 - Не удается найти конструкторский блок work.glbl ... при попытке Post-Route в ISim

Я пытаюсь запустить проект в модели Post-Route. Поведенческое моделирование отлично работает, и я хочу, чтобы он работал на стартовой доске Spartan 3E. Он также может генерировать файл программировани

verilog simulation xilinx-ise 2014-12-06

---

0зной

1ответ

Как обновить коэффициенты в ISE?

У меня есть простой проект в ISE (Webpack), который состоит из блока ROM, который я заполняю данными из файла coe. Если я отредактирую этот файл с внешним приложением (например, «Блокнот»), то как мне

fpga xilinx-ise 2014-12-08

---

-4зной

3ответ

Не могу понять ошибки в моем коде

Я работаю над контроллером огней t-bird, и я продолжаю получать эти ошибки в своем коде, и когда я просматриваю код, в этом нет ничего плохого! У меня нет большого опыта в VHDL, но я могу сказать, есл

vhdl fpga xilinx-ise 2014-12-15

---

-1зной

1ответ

правильно назначить выходной массив

Как назначить входную шину на шину вывода без необходимости назначать каждый индекс (без циклов). У меня было что-то подобное в виду: module test(input [2:0] in, input CLK, output [2:0] out); reg [2:

verilog xilinx-ise 2014-12-16

---

1зной

1ответ

for-loops in function

У меня есть вопросы о сроках в verilog при использовании for-loop в функции. Как оценить тактовые циклы, необходимые для выполнения функции, в которой работает цикл? И как оценить время, необходимое д

verilog xilinx-ise 2014-12-27

---

0зной

2ответ

HDLParsers: 800 Тип «**» несовместим с типом «**»

entity address_decoder is PORT(address : in STD_LOGIC_VECTOR (0 to 3); decoded_address : out integer range 0 to 15); end address_decoder; architecture dataflow of address_decoder is begin P

vhdl xilinx xilinx-ise 2014-12-31

---