hdl

0зной

1ответ

логический шлюз XOR HDL не работает с Nand2Tetris

Я не уверен, почему мой симулятор Nand2tetris продолжает говорить мне ошибку линии 3. может кто-нибудь сказать мне какие-либо проблемы со следующим кодом: CHIP Xor { IN a, b; OUT out;

hdl nand2tetris 2015-05-25

---

-3зной

2ответ

CPU.hdl - Нужно пояснить код

У меня есть этот код CPU.hdl. CHIP CPU { IN inM[16], // M value input (M = contents of RAM[A]) instruction[16], // Instruction for execution reset; // Signals whether to re-start the c

cpu hdl chip 2015-05-29

---

0зной

1ответ

Доступ размеры проволоки/рег в Verilog

В VHDL есть много предопределенных атрибутов, которые могут помочь в создании кода более общий характер, например: signal sig : std_logic_vector(7 downto 0); -- ... for i in sig'range loop ... Сущ

verilog hdl 2015-06-04

---

0зной

1ответ

Моделирование Verilog x на выходе

У меня есть некоторые проблемы verilog и не может решить проблему. Пробовал разные изменения, но до сих пор нет решения. Код: module Perpetual_Calender(); reg [3:0] year[277:0]; //14 different calen

verilog simulation hdl modelsim 2015-06-13

---

-1зной

2ответ

Почему эта переменная не считается константой?

Следующий код, который я написал, представляет собой стенд для моделирования декодера (Verilog HDL). Он преобразует [15:0]IR в [25:0]ControlWord. Literal - побочный продукт, который также просматривае

loops iteration verilog hdl quartus 2015-04-26

---

0зной

1ответ

Всегда петля Verilog

Этот мой код Verilog для преобразования числа x в форму x=a0*R+a1 ,e.g 51 = 5*10 +1. Мой код не работает, он не может войти в цикл. `timescale 1ns/1ps module poly( input [15:0] r, input [15:

verilog hdl 2015-04-27

---