hdl

0зной

1ответ

Hdl Designer не генерирует файл hdl

У меня проблема с HDL Designer. Когда я создаю новый проект и добавляю блок-схему и пытаюсь проверить, правильно ли это HDL Designer, покажите мне эту ошибку: It does not generate hdl files for me Он

designer hdl 2015-10-23

---

0зной

1ответ

Передача выражения 'generate' при создании экземпляра модуля в verilog

У меня есть фрагмент кода Verilog, который я пытаюсь синтезировать. Там есть линия, MUX2B_XB gas34 (notPropSig, OECin, generate, notCoutSig); экземпляр модуля. Где, модуль реализует простую логическ

verilog system-verilog xilinx hdl synthesis 2015-10-24

---

1зной

1ответ

VHDL Structural

Привет, может кто-нибудь помочь мне с вопросом VHDL. Я пробую какое-то практическое структурное программирование и хотел начать с простого полусумма. Heres мой код LIBRARY IEEE; USE IEEE.std_logic_11

vhdl hdl 2015-10-29

---

0зной

1ответ

Verilog hdl ошибка сравнения компаратора

Я написал простой код ниже для компаратора величин. 6 бит C дают значения A = B, A! = B и т. Д .; Тем не менее, я получаю следующую ошибку, когда я запускаю код. Как я могу исправить ошибку? c2q39.v:7

verilog hdl 2015-11-01

---

8зной

3ответ

В чем разница между регистром и проводником в модуле verilog

В чем разница между регистром и проводом? Когда мы должны использовать reg, и когда мы должны использовать провод в модуле verilog. Я также иногда заметил, что результат снова объявляется рег. Наприме

verilog hdl 2015-11-01

---

0зной

1ответ

Как использовать/объявить значение целых чисел без знака в VHDL?

Я пытаюсь создать базовый торговый автомат на плате Altera DE1-SoC. Мой вопрос исходит от попытки кодирования State Machine, который будет контролировать процесс вендинга. Как вы отслеживаете добавлен

vhdl hdl altera quartus 2015-11-05

---

0зной

1ответ

System Verilog: переменная цикла не инициализируется константой ELAB-800

При попытке скомпилировать мою версию RTL, написанную в System Verilog, я использую Synopsys Design Compiler, но появляется следующее сообщение об ошибке: Error: /home/rtl/mydesign.sv:66: The loop var

verilog system-verilog hdl synthesis rtl 2015-11-07

---

0зной

1ответ

7 Сегмент Дисплей несколько условий verilog

Я знаю, что вопрос звучит странно и расплывчато, но у меня возникла проблема обойти Verilog. У меня есть FSM, который должен использовать 4 7-сегментные дисплеи, в одном состоянии он должен показывать

verilog hardware xilinx hdl 2015-11-12

---

0зной

2ответ

Объявление переменной в Verilog с индексированием, который не начинается с нуля

Я использую эту проволочную заявление в Verilog: wire [23:15] myvar; Мой код работает, и я видел этот стиль кодирования и раньше, но я не уверен, что на самом деле происходит, я могу только догадыва

verilog hdl rtl 2015-11-15

---

0зной

1ответ

verilog присваивание той же переменной не работает

У меня возникла странная проблема с Verilog HDL. Я нашел в своем коде, что если я умножу переменную на два, но затем присваиваю это значение той же переменной, она все испортится. Иногда программа sim

variables crash verilog assign hdl 2015-11-15

---