hdl

-2зной

1ответ

verilog проверка синтаксиса с ise

Я написал модуль и пытаюсь проверить синтаксис. Выход ISE дает мне эти ошибки ERROR:HDLCompilers:26 - "../cmd_parser.v" line 220 unexpected token: '[' ERROR:HDLCompilers:26 - "../cmd_parser.v" line 2

syntax module verilog hdl 2015-10-01

---

0зной

2ответ

Ошибка (10170): ожидается «<=» или «=» или «+ =» или «- =» или «* =» или «/ =» или «% =» или «& = ", или" | = ", или"^= "и т. д.

module accumulator ( input [7:0] A , input reset, input clk, output reg carryout, output reg overflow, output reg [8:0] S, output reg HEX0, output reg HEX1,

syntax-error verilog hdl altera accumulator 2015-10-05

---

-2зной

1ответ

Verilog Calculator с 16-разрядными входами с подписями

Мне нужно построить калькулятор, который принимает 2 подписанных 16-разрядных номера (in1, in2) и функции преформ на них в зависимости от opCode (4-битный вход). Выходы должны быть подписанным 16-битн

verilog xilinx hdl circuit 2015-10-06

---

0зной

1ответ

Verilog - Почему я не могу объявить несколько vars в инструкции for?

У меня есть такой код: generate genvar i, j, k; for (i = 0, j = 8, k = 0; i < 4; i = i + 1, j = j + 8, k = k + 8) Register Register_inst (.d(w_data), .en(decoder_out[i]), .clk(clk), .q(trunc_32

for-loop verilog hdl 2015-10-09

---