modelsim

3зной

1ответ

Почему я не могу объявить общую переменную в том же пакете, что и защищенный?

У меня есть защищенный тип симулятора, который объявляется в пакете. Экземпляр этого типа определяется в том же пакете. Код воспринимается GHDL, но не ModelSim. Является ли оно стандартным? и Как напи

vhdl modelsim 2016-01-20

---

-2зной

1ответ

T FlipFlop Verilog

Я часами бил головой о стол, потому что это должно быть просто. Я не могу получить T-Flipflop из D-flipflop для работы в Modelsim даже после того, как он появился непосредственно из заметок класса. Эт

verilog modelsim 2016-02-02

---

0зной

1ответ

Моделирование ModelSim запуска с Quartus не работает должным образом

Это испытательный стенд `timescale 1 ps/ 1 ps module sum_fix_vlg_tst(); reg select; reg [7:-8] valor_a; reg [7:-8] valor_b; // wires wire [8:-8] result_fx; sum_fix i1 ( .result

verilog modelsim quartus test-bench 2016-02-08

---

2зной

3ответ

Проблема с SystemVerilog для цикла, имеющего неблокирующее назначение?

Как я работал на основе FPGA на основе SystemVerilog, я столкнулся с ситуацией, когда мне приходилось вычислять сумму массива из 4 элементов на краю тактового генератора. Я смог сделать это, используя

verilog fpga system-verilog modelsim rtl 2016-02-19

---

0зной

2ответ

VHDL Ошибка синтаксиса: С-Select оператор

Я пытаюсь скомпилировать следующий код, --data output with counter select --select DATA_IN between 0 <= counter <= 55 select DATA_IN DATA_OUT <= DATA_IN when ("000000" <= counter <= "11011

vhdl modelsim 2016-02-23

---

2зной

1ответ

Quartus II использовать файл только в моделировании

Я хочу запустить симуляцию в Quartus. Поэтому я назначаю Testbench в меню Assignment. Мой тестовый стенд включает мой DUT (D) и дополнительный компонент (E), который предназначен только для моделирова

vhdl modelsim quartus 2016-01-16

---

0зной

1ответ

VHDL Непосредственный результат сравнения

Я пытаюсь смоделировать мой код VHDL. Кажется, существует расхождение, так как бит q (0 до 0) и q1 (0 до 0) имеют некоторое значение, но тогда, когда я назначаю их новым векторам, они имеют неправильн

vhdl simulation modelsim 2016-01-18

---

1зной

1ответ

ModelSim не компилирует перегруженные функции и неопределенные тип диапазона

Я бег ModelSim 10.3d, и у меня есть этот код в пакете: package core_params_types is type array_1d_logic is array (natural range <>) of std_logic; type array_1d_logic_vector is array (natural ran

vhdl function-overloading modelsim altera quartus 2016-02-04

---