questasim

3зной

2ответ

Как связать сигнал интерфейса SV с типом VHDL?

Я пытаюсь связать интерфейс с моим модулем VHDL. Сигнал, который я хочу связать с определяются следующим образом в модуле: TYPE dut_fsm_type is ( IDLE_STATE, WAIT_STATE,

vhdl system-verilog uvm questasim 2016-11-23

---

-1зной

1ответ

TCL подстановочное/использование Глоба в имени файла

У меня есть код, который выглядит так: ... proc myProc {first last} { for { set i $first } { $i <= $last } { incr i } { set i_cur "PlainText$i" <command> [glob ./../myDir/${i_cur}*]

windows tcl modelsim questasim 2016-10-19

---

1зной

1ответ

Как написать файл makefile, где скомпилированные объектные файлы находятся в другом каталоге с другим именем?

Итак, я пытаюсь написать Makefile для использования с файлами QuestaSim и systemverilog. Если вы не знаете, что это такое (и большинство людей не будет), тогда не беспокойтесь, это не относится к моей

makefile system-verilog questasim 2016-07-21

---

2зной

1ответ

Как передать тип массива как общий тип параметра в пакет VHDL?

Я работаю над общим пакетом (списком) в VHDL-2008. Этот пакет имеет тип, типичный для типа элемента. Если я объявляю тип массива этого типа элемента внутри пакета, это новый тип. Так, например, intege

generics package vhdl modelsim questasim 2016-11-14

---

0зной

1ответ

Функция uvm_reg peek занимает много времени, чтобы вернуть

Я думал, что функция peekuvm_reg вернула значение в 0 времени моделирования. Поскольку мне нужна эта функциональность, я реализовал все пути доступа к HDL-бэкдору. Это код, я использую в моем табло wh

system-verilog uvm questasim 2016-11-28

---

0зной

1ответ

Как узнать, какие макросы Systemverilog определены при использовании Modelsim или Questasim?

Я использую Questasim 10.4c для имитации дизайна Systemverilog, который использует директиву `ifdef компилятора в кучке мест. Пример: `ifdef FOR_SIMULATION_ONLY <code> `endif После компиляции, я н

system-verilog modelsim questasim 2016-09-08

---

-1зной

1ответ

двоичная запись SystemVerilog

Я попытался записать двоичный файл в SystemVerilog в своем тестовом банке. int file = $fopen(path,"w"); if (!file) begin $error("File could not be open: ", path); return; end $fwrite(file

file-io system-verilog verification questasim 2016-07-21

---

3зной

2ответ

Почему этот параллельный оператор занимает менее 100% покрытия кода?

Почему в модели ModelSim/QuestaSim используется следующий оператор генерации часов, а не 100% -ный охват кода? clk <= not clk after 5 ns when not finished; Это полный пример: library ieee; use iee

vhdl code-coverage modelsim questasim 2017-02-06

---

1зной

2ответ

Почему этот FSM не достигает покрытия 100% кода?

У меня есть следующий простой FSM описание в VHDL: library ieee; use ieee.std_logic_1164.all; entity coverage1 is port ( clk : in std_logic; rst : in std_logic; req : in std_logi

vhdl code-coverage modelsim questasim 2017-02-06

---

0зной

1ответ

$ прошлое с входным сигналом

Я хочу проверить, что если событие происходит, то в «num_ticks» в прошлом должен был быть установлен некоторый сигнал. В качестве примера, свойство я написал это: property test_past; @(posedge cl

system-verilog uvm questasim system-verilog-assertions 2017-01-11

---