modelsim

1зной

1ответ

Verilog - Ошибка: «Unresolved reference» при имитации

Использование ModelSim. Попытка смоделировать двухбитовый счетчик вверх. Компилирует хорошо, но когда я пытаюсь запустить симуляцию, я получаю следующее сообщение об ошибке: ** Error: (vsim-3043) D:/M

verilog modelsim 2016-05-11

---

0зной

1ответ

Объявление задачи в том же файле verilog

Я пытаюсь объявить задачу простого часового чата в тестовом банке, но ModelSim утверждает, что не существует элемента дизайна типа моей задачи. В чем проблема с этим кодом: `timescale 1 ns/1 ns modu

verilog modelsim 2016-03-25

---

2зной

1ответ

Как указать временное разрешение в Cocotb?

Я получаю другой период синхронизации, когда я имитирую пример Cocotb в режиме VHDL и Verilog, используя QuestaSim. Часов генерируется таким же образом, для обоих режимов в provided example code: @coc

verification modelsim cocotb 2016-03-30

---

0зной

1ответ

Как инициализировать провод с константой в verilog?

В приведенном ниже коде Verilog для Flip Flop J-K, я хочу инициализировать тип провода q и q_bar с некоторым значением. Например, я инициализирую здесь q и q_bar с 0. Но на выходе q и q_bar не имеют з

verilog modelsim 2016-04-03

---

1зной

1ответ

Verilog массива Назначение

Так что я пытаюсь присвоить номера в массив в Verilog, и это выглядит следующим образом: initial begin waveforms[0] = 16'b1100100100000000; waveforms[1] = 16'b1000000000000000; waveforms[2] = 16'b

arrays verilog fpga modelsim 2016-04-03

---

0зной

2ответ

Суммарный сумматор суммируется одним часовым циклом

Я тестирую функциональность 8-битного Ripple Carry Adder с тестовым банком, который пробует каждую комбинацию. По какой-то причине сумма текущих значений A и B вычисляется в следующем такте. Я не увер

verilog modelsim altera quartus 2016-04-11

---