modelsim

3зной

2ответ

ModelSim Message Viewer Пусто

В настоящее время я использую Modelsim 10.1 наряду с ISE 13.4 и запускаю очень простой стенд. Весь код - VHDL. У меня возникла проблема с использованием заявления VHDL assert на днях. Ошибки и предупр

message vhdl viewer modelsim 2012-03-14

---

2зной

2ответ

Функция преобразования «To_bit» должна иметь ровно один формальный параметр

Я получаю выше ошибки во время работы modelsim в тестовой папке VHDL, и я не могу понять, почему это ошибка. TestCase: LIBRARY IEEE; Use ieee.std_logic_1164.all; entity a is port (in11 : in std_lo

vhdl modelsim eda 2012-10-05

---

2зной

1ответ

Verilog Continuous Simulation

Есть ли в verilog ключевые слова начала и конца, которые позволят продолжить симуляцию до тех пор, пока не будет достигнуто ключевое слово конца? Я понимаю, что это не синтезируется; однако я только х

verilog modelsim 2012-05-14

---

0зной

3ответ

Есть ли лучший способ переписать BCD_counter в коде VHDL с меньшим «if-statement»?

Я только начинаю изучать VHDL в modelsim, поэтому извиняюсь заранее, если то, что я делаю, кажется действительно noob. В основном то, что я пытаюсь создать, является синтезируемым кодом VHDL для однор

counter vhdl modelsim 2012-03-27

---

0зной

1ответ

Verilog I/O, читающий символ

Кажется, у меня есть некоторые проблемы в любое время, когда я пытаюсь что-либо использовать с I/O для verilog. Modelsim либо бросает функцию, которая не поддерживается для определенных функций, либо

file-io io verilog modelsim 2012-05-16

---

0зной

5ответ

Debugging Итерация Ограничить ошибка в VHDL Modelsim

Я пишу код VHDL для D-триггера на Modelsim и я получаю ошибку, когда я пытаюсь имитировать его: Error: (vsim-3601) Iteration limit reached at time 400 ps. Я не уверен, что это означает, но я просмотре

vhdl modelsim 2012-02-14

---