rtl

0зной

2ответ

Связать утверждение экземпляра модуля с помощью сгенерировать

Я пытаюсь связать свои утверждения для экземпляров модуля, сгенерированных с помощью , сгенерировать для statment. Ниже мое привязывать заявление в моем привязки модуля Assert: `define NUM_BLKS 4; ge

verilog system-verilog rtl 2016-08-29

---

1зной

1ответ

Как написать синтезируемый RTL, который может подсчитывать повышение и падение сигнала

Я хочу измерить количество переходов подъема и переходов осей сигнала. Я использую сигнал как часы и реализую 2 счетчика. Один счетчик увеличивается на каждом фронте, а другой увеличивается на каждом

verilog system-verilog rtl 2016-07-12

---

1зной

1ответ

сборки reg_reg или reg_immediate

выполняется на том же процессоре архитектурой;, какие из этих потребностей менее тактовых циклов (#RTL) add dest_reg, src1_reg, src2_reg // #1 add dest_reg, src1_reg, imm_val // #2 То есть даже по

performance arm instructions rtl 2017-02-07

---

0зной

1ответ

генерировать внутри генерировать verilog + error около generate (veri - 1137)

Написание кода Verilog с нескольких дней и один вопрос, который у меня есть: «Можем ли мы написать блок генерации внутри блока генерации»? Я пишу RTL что-то вроде этого: Where 'n' is a parameter. reg

verilog system-verilog rtl 2016-08-02

---