rtl

-1зной

1ответ

Binding systemverilog cover group с модулем vhdl

Я пишу группу обложки systemverilog для моего VHDL IP. Мой план состоит в том, чтобы написать отдельный SV-код, где я предполагаю, что у меня есть доступ к внутренним сигналам моего VHDL ip. Впоследст

vhdl verilog system-verilog rtl 2013-11-02

---

6зной

3ответ

Программа для создания блок-схемы Verilog

Я хочу создать программу для разбора Verilog и отображения блок-схемы. Может кто-нибудь помочь мне в отношении того, какие алгоритмы мне нужно изучить? Я нашел хороший парсер Verilog, но теперь мне ну

algorithm verilog rtl 2013-07-30

---

0зной

3ответ

Разница между табло и контрольной сумкой

Я начал разработку тестового стенда для своего RTL DUT. Со всеми компонентами testbench я хочу реализовать механизм самоконтроля для проверки функциональности тестируемого объекта. Следовательно, мне

verilog verification system-verilog rtl uvm 2013-11-21

---

3зной

1ответ

Настоящее состояние генератора случайных чисел в системе Verilog

Как мы можем получить настоящее состояние или настоящее семя генератора случайных чисел в системном verilog ??

verilog verification rtl system-verilog 2013-05-14

---

1зной

2ответ

Недействительный Kill-switch для SystemVerilog Testbench Simulation (VCS)

Привет, спасибо за это. Я размышлял над идеей о бездействии killswitch для моделирования SystemVerilog. Есть ли способ, в течение которого длительная (программируемая) продолжительность бездействия пр

verilog rtl system-verilog 2012-03-09

---