rtl

0зной

1ответ

System Verilog: переменная цикла не инициализируется константой ELAB-800

При попытке скомпилировать мою версию RTL, написанную в System Verilog, я использую Synopsys Design Compiler, но появляется следующее сообщение об ошибке: Error: /home/rtl/mydesign.sv:66: The loop var

verilog system-verilog hdl synthesis rtl 2015-11-07

---

0зной

1ответ

Как продолжить запуск скрипта внутри новой оболочки, которая была вызвана из того же скрипта?

Я супер новичок в этой области, поэтому я заранее извиняюсь за любую тупую вещь, которую я могу сказать! : D Я работаю с компилятором RTL от Cadence, и я пытаюсь автоматизировать процесс синтеза так м

linux shell terminal rtl cadence 2015-07-31

---

2зной

1ответ

Verilog применить силу для выхода модуля без изменения внутреннего состояния

В моем тестбенче, я хочу, чтобы имитировать состояние системы, заставляя выход определенного модуля находится в RTL: force DUT.driving_module.xx = 0; Но, делая это с силы команда, провод, который уп

verilog simulation system-verilog rtl digital-design 2015-11-13

---

0зной

2ответ

Объявление переменной в Verilog с индексированием, который не начинается с нуля

Я использую эту проволочную заявление в Verilog: wire [23:15] myvar; Мой код работает, и я видел этот стиль кодирования и раньше, но я не уверен, что на самом деле происходит, я могу только догадыва

verilog hdl rtl 2015-11-15

---

4зной

2ответ

дисплей против строба против монитора в verilog?

В чем разница между дисплеемпротивстробоскопапротивмонитора в Verilog?

verilog vlsi rtl 2015-09-28

---

-1зной

2ответ

irun, ncverilog не определяет файл заголовка

irun не определяет файл define.h. Когда я использую irun вот так irun -f xxx.f У меня есть сообщение об ошибке, подобное этому. irun: E.FMUK тип файла m_def.h не может быть определен. Выше файла сос

verilog system-verilog rtl 2015-06-30

---

0зной

2ответ

Система Verilog always_latch vs. always_ff

Только что начал изучать систему Verilog. Я смущен об использовании заявлений always_ff и always_latch. Первые будет использоваться в качестве: always_ff @ (posedge clk) begin a <= b; end а в

system-verilog vlsi rtl 2015-07-01

---