rtl

0зной

1ответ

Ошибка синтеза Verilog: «Ожидание Endmodule» при использовании директивы `include.

Ошибка компиляции try_main.sv rtl. Я получил ошибку« ожидающий endmodule ». Кажется, что это связано с объявлением «t_five_bits i_comb_sig;» в модуле try_top. Как только я прокомментировал это объявле

include fpga system-verilog synthesis rtl 2014-12-03

---

1зной

2ответ

всегда модуль в файле Verilog RTL не работает, но работает один раз в testbench

Это может показаться очень наивным вопросом, но я только начал работать с Verilog (я использую Xilinx ISE, если это помогает). Я пытаюсь реализовать сдвиговый регистр, который сдвигает ввод PI на знач

verilog rtl 2015-03-18

---

-2зной

1ответ

множественное назначение параллельного оператора

Следующий код дает мне ошибку, которую я не могу понять сам. ошибка, потому что есть несколько заданий выходного d0 do: for i in 0 to 9 generate d0<=di0(129-i downto 120-i) when f(i)='1';

vhdl digital rtl vlsi 2014-07-14

---

0зной

1ответ

Добавление перекоса для улучшения времени

Я хочу улучшить рабочую частоту моей конструкции. В регистре для регистрации временного анализа я наблюдал большую задержку в комбинационных элементах. Это влияет на синхронизацию схемы, и наблюдаемый

verilog fpga system-verilog rtl asic 2015-05-24

---

0зной

1ответ

Verilog Параметрированное использование макросов

Я пытаюсь использовать параметризованные макросы в Verilog для динамического изменения главного модуля экземпляров с помощью имен макросов, как описано ниже. `define AND_CELL(tech) ``tech``_2oi1_1x

verilog rtl 2015-06-04

---