rtl

2зной

2ответ

D-flip flop с 2 сбросом: ошибка синтеза

Я делаю синтез цифрового блока, и мне нужен D-Flip-Flop с двумя асинхронными сбросами. (Причина в том, что я буду ездить один сброс с имеющимися часами, и я буду использовать второй, чтобы сбросить вс

verilog synthesis rtl 2016-03-11

---

0зной

1ответ

Каков наилучший способ умножения с фиксированной/с плавающей запятой?

В общем, есть два метода, поскольку я знаю, какое умножение фиксированное/с плавающей запятой. Я инженер по оборудованию, такой как Verilog. 1. один способ Verilog - Floating points multiplication 2.

verilog rtl 2015-12-17

---

1зной

1ответ

Каково значение не сброса регистра в блоке always_ff с восстановлением?

Что является следствием не сброса флопа внутри блока alaways_ff, вызванного сбросом? Пример 1: always_ff @(posedge clk, negedge rst) begin if (~rst) begin reg_a <='0; reg_b <='0;

system-verilog rtl asic 2016-02-06

---

0зной

1ответ

Ожидаемый более обширный просмотрщик RTL

Я синтезировал свой код VHDL. Когда я увидел зрителя RTL, я ожидал другого результата. Я получил сборку состояний с кодом VHDL (см. Ниже) и получил следующий результат (см. Рисунок). Некоторые вещи, к

vhdl rtl 2016-05-17

---

0зной

1ответ

Запутан между защелкой и триггером

Если используется защелка на основе затвора и стробоскопа затвора, то каково будет поведение защелки для этой схемы ниже. Может ли кто-нибудь сказать ожидаемое поведение для того же? В качестве защелк

verilog hdl rtl 2016-03-29

---

3зной

5ответ

Почему мы используем оператор блокировки в комбинаторных схемах, спроектированных с использованием Always Block в Verilog/Systemverilog? Почему бы не заблокировать?

Всюду упоминается это как ориентир, но после долгих мыслей я хочу знать, какой вред он вызовет, если мы будем использовать инструкцию Nonblocking внутри Always Block for Combinatorial. Я не буду смеши

verilog fpga system-verilog synthesis rtl 2016-03-30

---

1зной

1ответ

Определение параметров из командной строки в (системном) моделировании verilog

У меня есть модуль '' constrained '' с несколькими задержками в качестве параметров. Я хочу смоделировать всю возможную конфигурацию задержек в модуле. Поскольку у меня есть большая конфигурация для т

verilog system-verilog hdl rtl 2016-04-05

---

2зной

3ответ

Проблема с SystemVerilog для цикла, имеющего неблокирующее назначение?

Как я работал на основе FPGA на основе SystemVerilog, я столкнулся с ситуацией, когда мне приходилось вычислять сумму массива из 4 элементов на краю тактового генератора. Я смог сделать это, используя

verilog fpga system-verilog modelsim rtl 2016-02-19

---