system-verilog

0зной

2ответ

Как синтезировать аппаратное обеспечение для инструкции SRA

Как мне создать инструкцию SRA MIPS R3000, которая сдвигает арифметику Reg [rt] на величину сдвига. Сумма сдвига всегда является переменной, а не константой, поэтому я просто обеспокоен тем, как указа

mips system-verilog synthesis 2016-10-07

---

0зной

1ответ

Поддерживает ли SystemVerilog вложенные пакеты?

У меня есть инструмент, который создает файлы .sv RAL для использования в тестовом стенде UVM. Проблема в том, что этот файл создает блок регистров в виде пакета. Моя проблема в том, что для моего tes

system-verilog uvm 2016-10-12

---

0зной

3ответ

Verilog выход FWRITE байт

Я знаю, что если я вывода двоичного файла в Verilog, то я могу использовать следующий Verilog IO стандартной функции: $fwrite(fd,"%u",32'hABCDE124); Но вышеприведенная команда записывает данные 4 ба

verilog system-verilog hdl 2016-10-14

---

0зной

1ответ

Автоматически включать файл во все системные файлы verilog

Я принял кучу файлов .sv от коллеги, и каждый из них не удается скомпилировать, так как в нем отсутствуют «определенные переменные среды, хранящиеся в файле с именем« globals.sv ». Добавление линии `i

system-verilog modelsim 2016-10-14

---

2зной

2ответ

Verilog: Как задержать входной сигнал одним тактовым циклом?

Я хотел бы задержать входной сигнал одним полным тактовым циклом. У меня есть код ниже, который в основном пытается изменить сигнал в posedge часов. Однако стенд показывает, что он не всегда задержива

verilog clock system-verilog xilinx-ise 2016-10-14

---

1зной

2ответ

Модуль подтверждения в испытательном стенде UVM

Я написал испытательный стенд UVM, в котором есть 3 агента, и теперь я нахожусь в процессе написания табло/чекера. Мне нужно иметь модуль проверки для моих утверждений SystemVerilog, но этот модуль пр

system-verilog uvm 2016-10-14

---