system-verilog

3зной

1ответ

Как добавить функциональное покрытие во время выполнения моделирования с использованием NCSIM

Я пытаюсь запустить регрессию покрытия с помощью инструмента ЧПУ от Cadence. Я вижу покрытие RTL, но функциональное покрытие в табло отсутствует. Как добавить эту таблицу в параметр covdut в аргумента

system-verilog uvm cadence 2014-02-18

---

1зной

2ответ

Передача класса как данных между синтезированными и несинтезированными модулями - SystemVerilog

Я пытаюсь реализовать маршрутизатор. В тестовом стенде я использую класс для представления пакета в SystemVerilog, который включает в себя целочисленные переменные и некоторые подпрограммы. Теперь я п

casting type-conversion system-verilog 2014-02-19

---

0зной

3ответ

Интерфейс SystemVerilog с verilog-модулем

Я считаю, что SystemVerilog - намного более высокий уровень абстракции при кодировании. Возможно ли связать модуль SystemVerilog с Verilog-модулем? Являются ли они любыми аспектами, которые следует уч

verilog system-verilog 2014-02-19

---

1зной

5ответ

Преобразование двоичных в серый

module binarytogray #( parameter PTR=2 )( input logic [PTR:0] binary_value, output logic [PTR:0] gray_value ); genvar i; generate for(i=0;i<PTR;i=i+1) begin:for_loop assign gray_value[i]=

verilog system-verilog 2014-02-20

---

0зной

1ответ

Должен использовать неблокирующее назначение в процедурный блок в System Verilog?

Я столкнулся с ситуацией, когда, по-моему, мне нужно использовать назначение блокировки в блоке @(posedge clk). Ниже приведен фрагмент из tsetbench. Я хочу ввести данные в DUT через testbench. input_i

variable-assignment nonblocking system-verilog 2014-02-21

---

0зной

1ответ

Как написать функцию о возврате данных

все, мне нужна помощь.i встретите вопрос о транзакции данных массива. Пожалуйста, помогите мне! код следующий. Пакет - это класс данных, и есть три очереди, R, G, B и в модуле «test», функция arit фун

system-verilog 2014-02-21

---

0зной

1ответ

Почему эти процессы SystemVerilog не заканчиваются?

В приведенной ниже программе запускаются четыре процесса. Сначала задача ожидает, что последний процесс начнет выполнение, а затем ждет завершения первого процесса. В этот момент родительский процесс

system-verilog 2014-02-28

---

1зной

1ответ

Как использовать множители для создания простого сумматора?

Я пытаюсь синтезировать схему Altera, используя как можно больше логических элементов. Кроме того, встроенные множители не учитывают логические элементы, поэтому я должен их использовать. Пока схема в

system-verilog synthesis 2014-03-10

---