system-verilog

1зной

2ответ

Поддерживает ли ModelSim программные блоки?

При выполнении следующего тривиальный код с ModelSim 10.1d program test; initial begin $display("hello world"); end endprogram Я вижу Error loading design. Этот вопрос можно воспро

system-verilog modelsim 2014-01-06

---

2зной

2ответ

Как сравнить два сигнала, края которых находятся почти в одном месте?

Я проверяю часть конструкции, которая генерирует импульсы с точно установленными краями. У меня есть базовая поведенческая модель, которая производит результат, который аналогичен, но не совсем такой

system-verilog 2014-01-09

---

1зной

1ответ

Я хочу, чтобы убить навсегда задачу который был назван объектом, который был убит позже

program ass_arry(); int i; int j; class u3_param; int j; task print(int s); forever begin #10us; $display("%t %M:the object number=%d ",$time,s);

system-verilog 2014-01-10

---

3зной

1ответ

UVM RAL: рандомизирующие регистры в регистровой модели

У меня есть большая карта регистров, смоделированная с помощью RAL, и я хотел бы рандомизировать некоторые регистры. Если я хочу, чтобы ограничить регистры отдельно, то это просто: reg_model.register_

system-verilog uvm 2014-01-10

---

0зной

1ответ

Подключение программы к модулю в SystemVerilog

Я пытаюсь подключиться между модулем верхнего уровня и программным блоком в SystemVeilog с помощью интерфейса. Мне удалось пропустить провода, но я не мог этого сделать и для параметров. Как передать

parameters module system-verilog 2014-01-11

---

3зной

1ответ

Использование параметризированный совокупный тип данных в ANSI-стиль списка модуль порта

Следующий код module test #(A = 1, B = 2) (output t_my sig); typedef struct { logic [A-1:0] fA; logic [B-1:0] fB; } t_my; initial $display("hello\n"); endmodule возвращае

system-verilog 2014-01-12

---

0зной

1ответ

Ограничение UVM для определенных битов

В настоящее время я пытаюсь рандомизированный 32-разрядный адрес ограничения ограничений в UVM. Есть ли способ ограничить определенные биты адреса? rand bit [31:0] addr; // last two bits should alwa

verification system-verilog uvm 2014-01-13

---

-1зной

1ответ

неблокирующие заявления и fork-join в verilog и/или системном verilog

Может кто-нибудь скажет мне разницу между неблокирующим началом в процедурных блоках и fork-join. Один из моих друзей сказал мне, что последний не синтезируется и используется только в тестовых узлах.

verilog system-verilog 2014-01-17

---