uvm

0зной

1ответ

initialize systemverilog (ovm) параметризованный массив классов

Я хочу контролировать несколько портов анализа и «публиковать» элемент через один порт анализа. Он работает с предопределенным типом элемента, но не может быть параметризован. Код: class ovm_analysis_

system-verilog uvm 2015-11-25

---

1зной

1ответ

Concurrent Assertion - зависимость от UVM-теста

Я хочу написать параллельное утверждение, которое начинается после того, как запись регистра выполняется на тестируемом устройстве из UVM testbench. class test extends uvm_test; bit flag; task run_p

system-verilog assertions uvm system-verilog-assertions 2015-10-17

---

1зной

2ответ

УФМ-последовательности, производящие связанные номера

В тесте UVM я объявляю и начинаю последовательности, но вывод из отдельных последовательностей с одинаковыми параметрами каким-то образом «связан» (см. Пример внизу), поэтому, когда я занимаюсь только

system-verilog verification uvm 2015-12-09

---

0зной

1ответ

UVM-RAL регистрируется в файле после DUT initializaton

Я хочу регистрировать все регистры UVM RAL вместе со своими полями в отдельный файл. для быстрой отладки. RAL поддерживает любой простой способ сделать это. Благодаря Saravanan

system-verilog uvm 2015-10-30

---

0зной

2ответ

Как подключить модель SystemC к SystemVerilog?

Скажем, у нас есть счетчик дециметрового кода SystemC, и я хочу проверить SystemVerilog Counter RTL с использованием SystemC. Как мы можем связать эти два в тестовом стенде на основе SV/UVM, чтобы общ

system-verilog uvm systemc 2015-11-02

---