uvm

0зной

1ответ

Фаза 'run' готова перейти к фазе 'extract'

Я пытаюсь запустить несколько тестовых примеров с помощью скрипта. Но я получаю сообщение об ошибке после запуска первого тестового примера. Это останавливает симуляцию. I я прилагаю LOG с этой почтой

system-verilog uvm 2015-02-23

---

1зной

1ответ

Как проверить класс рандомизированного результата объекта с его производным классом ограничением

Пусть говорит, у меня есть эти два класса: class random_packet extends uvm_sequence_item; rand int cmd; ... endclass и его расширение: class good_packet extends random_packet; constr

system-verilog uvm 2015-01-21

---

0зной

1ответ

Порт, экспорт и реализация Порт в UVM

Что такое порт, экспорт & порт реализации в UVM ?? Я знаю что-то вроде порта, инициирующего передачу данных, вызывая метод, определение которого должно быть там, в подключенном к нему порт реализации.

uvm 2015-01-21

---

1зной

1ответ

Модель регистра UVM: изменение значения изменчивого регистра

Существует ли стандартный способ ожидания изменения значения в модели volatile register? Это было бы так же, как делать бэкдор-доступ peek() через весь изменчивый регистр до тех пор, пока не произойде

system-verilog uvm 2015-01-30

---

4зной

2ответ

Передача аргумента «type» в функции

Можно ли передать аргумент type, чтобы функция create_eclass* могла быть записана один раз, передав ей аргумент типа класса? class bclass; virtual function void print(); $display("Base Class");

oop verilog system-verilog uvm 2015-02-04

---

3зной

1ответ

Driving два различных элемента последовательности в одном интерфейсе

Пусть говорят, у меня есть только один интерфейс и несколько определений элементов последовательности: class link_pkt extends uvm_sequence_item; class phy_pkt extends uvm_sequence_item; Во время ис

system-verilog uvm 2015-02-10

---