uvm

1зной

1ответ

Проблема синхронизации симулятора Specman?

Я использую Cadence по Ethernet EVC, в котором монитор агента сливают на следующих сигналов: . ____________ _____ .clk _____| |__________________| . ________ _______ ________________ ______

vhdl specman uvm e cadence 2015-07-16

---

2зной

3ответ

Как получить доступ к бэкдорам для регистров, физически реализованных в дизайне СБИС?

Синтезируемый регистр (ы) можно условно проверить с использованием технологии доступа, использующей адресные шины данных & (эти шины являются значительной частью фактического оборудования, присутствую

system-verilog uvm 2015-09-08

---

0зной

2ответ

тестовый корпус висит на start_item

У меня возникла проблема с start_item. Каждый раз, когда он доходит до start_item, весь мой тест зависает, и я никак не могу понять, в чем проблема. Любые указатели будут очень благодарны. Вот что код

system-verilog uvm 2015-06-01

---

2зной

1ответ

«этот» эквивалент для интерфейсов SystemVerilog

Существует ли эквивалентная конструкция для this для SystemVerilog интерфейсов? То, что я хотел бы сделать, это привязка интерфейса внутри некоторого ИУ блока, а затем передать его с помощью УВМ конфи

system-verilog uvm 2015-04-27

---

0зной

1ответ

Изменение значения элемента последовательности UVM

Я пишу новый элемент последовательности, который простирается от существующего элемента последовательности. В новой последовательности, я хотел бы увеличить размер переменной в существующий элемент по

system-verilog uvm 2015-08-05

---

0зной

1ответ

Значение ключевого слова 'this' в методе начала

Я смущен использованием ключевого слова 'this'. Вариант 1: sequence.start(get_sequencer, this); Вариант 2: sequence.start(get_sequencer); Оба случая компиляции без ошибок. Но case2 дает давая нару

system-verilog uvm 2015-08-07

---

0зной

1ответ

Получите ответ от последовательности для управления виртуальной последовательностью

Мне нужно проверить функцию, которая завершится с неизвестным количеством циклов. Я могу определить, что это делается путем чтения некоторых регистров и сравнения их значений с моделью. У меня есть по

uvm 2015-05-01

---

0зной

1ответ

Явное определение кросс-покрытия

1. Можно ли явно указывать перекрестные обложки в системном verilog? Что-то, как показано ниже .. 2.Since Я заинтересован только в вхождениях дублетов {{1,2},{3,1},{2,4}} и не b1 или b2 автономных, я

verilog system-verilog uvm 2015-08-14

---