uvm

3зной

1ответ

UVM RAL: рандомизирующие регистры в регистровой модели

У меня есть большая карта регистров, смоделированная с помощью RAL, и я хотел бы рандомизировать некоторые регистры. Если я хочу, чтобы ограничить регистры отдельно, то это просто: reg_model.register_

system-verilog uvm 2014-01-10

---

0зной

1ответ

Ограничение UVM для определенных битов

В настоящее время я пытаюсь рандомизированный 32-разрядный адрес ограничения ограничений в UVM. Есть ли способ ограничить определенные биты адреса? rand bit [31:0] addr; // last two bits should alwa

verification system-verilog uvm 2014-01-13

---

1зной

1ответ

Монитор UVM ведет себя по-разному на основе последовательности из двух утверждений

В мониторе UVM, когда нижеуказанные два оператора добавляются в run_phase, как показано ниже, значение, отобранное в tr.pkt, соответствует data_in. Но если порядок высказывания обратный, tr.pkt выборк

simulation system-verilog uvm 2014-01-27

---

3зной

1ответ

Могу ли я получить имя регистра (доступный в regmodel) из строки

Я простую последовательность regmodel.REGx.write (...) Давайте рассмотрим Я 8 регистров под regmodel именно. REG0, REG1, REG2, ...., REG7 Я хотел бы передать номер как аргумент test plus, скажем + N

system-verilog uvm 2014-01-27

---

0зной

1ответ

Ввод входных сигналов комбинаторно (в том же цикле) в UVM

Если я хочу комбинаторно управлять входным сигналом конструкции на основе определенного выхода из дизайна в драйвере UVM, что лучше всего? Если я реализую его в фазе запуска и смотрю на выходной сигна

verification system-verilog uvm 2014-01-29

---

4зной

3ответ

Как проверить, подключен ли порт анализа UVM?

Зачастую наши симуляции UVM терпят неудачу с сигнатурами, которые мы заканчиваем отладкой в ​​несвязанных портах анализа. Есть ли способ проверить, подключены ли порты анализа до run_phase?

system-verilog uvm 2014-01-30

---

-1зной

2ответ

UVM: Имеются ли значения параметра sequence_item до вызова start_item (seq_item) из-за каких-либо проблем?

Я устанавливаю значения sequence_item до того, как я вызову start_item (seq_item), отличный от значений параметров после вызова start_item (seq_item)?

verilog verification system-verilog uvm 2013-12-12

---

0зной

2ответ

вызов $ dumpvars() из задачи

Есть способ вызова $dumpvars, $dumpon $dumpoff из тела() последовательности? Это возможно из задачи модуля. мне нужно контролировать $ dumpon $ dumpoff так, что свалка не будет слишком большим Альтерн

verilog system-verilog uvm 2013-12-18

---

2зной

3ответ

Может ли флаг UVM ошибочный аргумент командной строки?

Я использую аргументы командной строки UVM для установки свойств конфигурации в иерархии UVM. Когда я перехожу в неправильный вариант конфигурации, мне бы хотелось увидеть UVM_ERROR или другую индикац

command-line-arguments system-verilog uvm 2013-12-19

---