verilog

0зной

2ответ

Вождение внутреннего провода в моем модуле из моей задачи интерфейса

EDIT: Я опробовал методы, упомянутые ниже: я установил свой интерфейс для проводов вместо логики, и я управляю «Z» от драйвера, который хочет отказаться от управления сигнал, чтобы другой драйвер мог

-1зной

1ответ

Verilog Генератор случайных чисел

module random_num_gen( input clk, input rst_n, output [1:0] data ); wire feedback = data[1]^data[0] ; always @(posedge clk or negedge rst_n) if (~rst_n) data <= 4'hf; else data

-1зной

2ответ

I2S Transmitter Verilog Реализация не работает

Я пытаюсь реализовать передатчик I2S в verilog. Техническое описание для него: https://www.sparkfun.com/datasheets/BreakoutBoards/I2SBUS.pdf Я написал код, но моя линия SD задерживается на 1 такт, ког

-1зной

2ответ

Синтезируемая задержка в Verilog

Я хочу синтезировать код SystemVerilog, который имеет задержку, записанную как ## 1, но синтезатор дает синтаксические ошибки, поскольку задержка не может быть синтезирована. Я хочу знать, есть ли спо

-1зной

2ответ

Имеет ли следующий стиль кодирования различие во время синтеза?

Я пытаюсь реализовать модуль в своем проекте, для которого мне нужно, чтобы конечное значение было стабильным на некоторое время, поэтому реализовано, как показано ниже. оба они показывают одинаковый

1зной

2ответ

Verilog рассчитывать четных и нечетных чисел в барана

Я использую Кварт 2 9.1 .I есть программа однопортовых RAM на Verilog, я добавил рег Even , чтобы проверить это число нечетное или даже первый бит, его 1 или 0 в суммировании. Мне нужно ввести 16 номе

0зной

1ответ

Как изменить код. 16 бит CLA (перенос-look.ahead сумматор) моделирование verilog кода

Я делаю дизайн для сумматора , но результат неправильный. module CLA16(A, B, Ci, S, Co, PG1, GG1); input [15:0] A; input [15:0] B; input Ci; output [15:0] S; output Co; output PG1; output GG1;